（原标题：这类芯片制造材料广证策略，能淘汰吗？）
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电子和半导体行业是全氟和多氟烷基物质（PFAS，又称“永久化学品”）的主要消费领域。PFAS在环境中具有持久性，并可能生物累积至对生态和人类有害的毒性水平。
计算机设计师有机会减少半导体和电子制造（包括集成电路、电池、显示器等）中 PFAS 的使用——仅在欧洲，这些领域目前占PFAS氟聚合物总使用量的10%。本文提出一个框架：
1
在设计阶段通过细致考虑集成电路制造中的金属层堆叠和图案化复杂性，量化计算系统制造中PFAS的环境影响；
2
识别隐含碳（硬件制造产生的碳足迹）与PFAS之间的竞争趋势。例如，使用极紫外（EUV）光刻技术在7nm工艺节点制造集成电路，相比使用深紫外浸没（DUV）光刻技术（而非EUV）的同节点工艺，含PFAS层减少18%，这与隐含碳的趋势不同；
3
通过案例研究说明如何在满足功率-性能-面积约束的同时，优化设计以减少PFAS并进行权衡。
我们发现，优化设计以减少后端金属堆叠层数可使脉动阵列中的含PFAS层减少1.7倍。
引言
计算系统的环境影响不仅限于碳足迹和水消耗。半导体和电子制造过程中使用的化学物质和材料对环境和人类健康的影响，需要计算机设计师和工程师立即关注。全氟和多氟烷基物质（PFAS）——又称“永久化学品”——包含全球工业制造中使用的16,000多种化学物质的合成化合物，含有一个或多个全氟化甲基（三个碳-氟键）或乙烯基（两个碳-氟键）碳原子。由于其生物累积性、人体毒性和环境影响，PFAS已受到全球公众、科学和监管机构的广泛关注。在电子和半导体行业中，PFAS广泛用于制造计算集成电路、显示器、电池、数据中心热管理冷却液等。随着电子和计算芯片的普及，电子领域的PFAS使用量预计每年增长10%，主要驱动力是半导体制造。
随着全球新建更多制造设施，制造过程中PFAS的使用增加，以及通过废水、排放或电子废弃物产生的PFAS污染物，已成为半导体和计算行业的紧迫环境问题。本文采用数据驱动方法研究集成电路制造中的PFAS，对不同光刻制造步骤中的PFAS使用进行建模，并识别PFAS、隐含碳、功率和性能之间的设计优化权衡。据我们所知，这是首项使研究人员和设计师能够在硬件制造阶段对PFAS进行建模和量化，并在设计阶段提出最小化PFAS的设计策略的工作。我们的主要贡献包括：
1
提出一种分析建模框架，用于量化逻辑半导体制造中PFAS的使用量。该框架利用制造设施的详细特征和现有关于半导体光刻和工艺复杂性的文献，使设计师能够在设计阶段估算其设计在制造过程中的PFAS消耗量。
2
为实现更全面的可持续计算系统设计，我们在框架中集成了架构碳建模工具，以量化硬件制造产生的PFAS与碳排放之间的权衡。
3
进行PFAS感知设计案例研究，并为设计师提供减少含PFAS设计的设计旋钮。我们证明，设计硬件系统时减少后端金属堆叠层数可使制造中的PFAS减少1.7倍。
背景
仅在2020年，欧洲化学品管理局（ECHA）估计欧洲电子和半导体制造中使用的PFAS量达到4.21千吨。图1（右）显示，这些PFAS中约69%来自氟聚合物，28%为用于表面润湿和改性的含氟表面活性剂，3%为碳氟化合物（小分子液体和气体，其中部分是用于热管理冷却液的温室气体）。
另一项分析显示，如图1（左）所示，电子和半导体行业是氟聚合物的第三大消费领域，仅次于交通运输行业以及化工和能源行业，占2020年欧盟氟聚合物销售总量的11%。
许多PFAS具有环境持久性和生物累积性，已在水、土壤和空气中（包括北极）被检测到。尽管大多数PFAS的毒理学数据目前基本未明确，但“永久化学品”的潜在健康后果和生物累积性迫切需要尽可能减少其使用。目前仅有少数科技公司（如苹果）宣布逐步淘汰产品中的PFAS。虽然PFAS在产品使用阶段基本安全，但在整个制造供应链和计算系统处置过程中存在许多安全隐患。在计算系统的生命周期中，PFAS可能通过三种途径释放到环境中：通过空气的大气排放、通过水的aqueous排放，以及通过土壤的渗滤液排放。图2展示了半导体中PFAS的这三种潜在污染途径。
PFAS修复方法（即从水源和土壤中去除PFAS污染物）是限制人类接触现有PFAS的重要解决方案，但不足以解决各行业的PFAS污染问题。近期研究表明，污水处理厂无法完全去除半导体制造设施废水中的PFAS，某些PFAS对当前废水处理具有系统性抗性。这凸显了在制造阶段（甚至设计阶段）减少含PFAS化学品的重要性。因此，迫切需要找到有效的无PFAS替代品，并在计算领域（如光刻）必需使用时尽量减少PFAS。表1列出了电子和半导体制造过程中使用的不同类型PFAS，以及现有无PFAS替代品的可用性。
半导体制造中PFAS的主要用途是光刻，其中仅0.8%的PFAS残留在芯片上，大部分被排入废水或焚烧（图3）。构建环境可持续的计算系统（包括低PFAS消耗）需要从设计到制造再到处置的整个计算栈的协作，以及学术界和工业界的共同努力。计算栈的研究人员和设计师有机会在设计阶段识别权衡，并纳入降低PFAS环境影响的优化措施，尤其是在光刻和集成电路制造中缺乏无PFAS替代品的情况下。PFAS主要用于：
1）光刻胶：用于在基板上通过短波长辐射（如极紫外EUV或深紫外DUV）曝光改变溶解度来图案化微纳结构的光聚合物。由于制造先进半导体芯片需要许多工艺步骤广证策略，该过程要求良率超过99%。
2）抗反射涂层（ARCs）：利用其低折射率防止基板反射光干扰，并作为阻挡层，包括顶部和底部抗反射涂层（TARCs和BARCs）。
3）其他涂层：如顶层涂层用于防止光活性成分浸出，并保护光刻胶免受193nm浸没式深紫外光中使用的浸水的影响。此外，介电旋涂涂层改善光刻胶和ARCs的涂层均匀性，并防止缺陷。
我们将包含PFAS化学品的光刻步骤称为“含PFAS层”。 第三节详细介绍了所提出的半导体制造PFAS建模工具的设计和实现。
PFAS 感知系统设计框架
计算机设计师在设计阶段拥有将PFAS最小化的重要机会。本节将详细介绍如何根据制造规范，对集成电路（IC）设计中每金属层半导体制造所使用的 PFAS 量进行量化和建模，我们将详细介绍框架的输入和输出（§III-B），并讨论研究人员和设计师在计算系统中更好地考虑 PFAS 的局限性及未来步骤（§III-C）。
A. PFAS与半导体制造分析模型
半导体制造中PFAS的使用量高度依赖图案化复杂性和金属层堆叠。图4展示了半导体制造中最常用光刻工艺（包括光刻-刻蚀（LE）、自对准双重图案（SADP）和自对准四重图案（SAQP））的工艺复杂性和含PFAS层。根据工艺流程和使用的化学品，PFAS的量以及抗反射涂层、旋涂涂层和顶层涂层与特定光刻胶的组合使用情况会有所不同。例如，某工艺流程可能仅包含BARC和光刻胶。我们的模型为设计师和工程师提供了更新和定制给定工艺节点的图案化复杂性和工艺流程的灵活性，允许集成用户定义的制造规范。
我们的PFAS模型基于中提出的金属堆叠，并根据通常使用含PFAS光刻胶、ARCs、顶层涂层和其他涂层的光刻步骤，估算含PFAS层的数量。在半导体制造中，掩模用于在硅晶圆上光刻图案化特征，因此我们使用光刻掩模数量作为代理来估算制造中使用的PFAS量（表2）。PFAS分析建模公式为：
我们量化了130nm至3nm工艺节点半导体制造中的PFAS使用量。图5显示了芯片制造中前端（FEOL）、中端（MOL）和后端（BEOL）的含PFAS光刻层数量。含PFAS层的数量随着集成电路制造中光刻步骤的增加而增加。与DUV相比，使用直接EUV技术可减少含PFAS层数，这对应更少的掩模数量和工艺步骤（见图5）。然而，随着特征尺寸缩小，由于更先进工艺节点的复杂性增加，掩模和光刻步骤的数量也会增加。
评估方法
PFAS 定量验证。我们通过与 TechInsights 建模的每个工艺节点中含 PFAS 化学品的体积数据进行对比，验证了我们的建模方法。如图 7 所示，我们展示了在以 28nm 为标准归一化的制造工艺节点中的 PFAS 趋势。我们的模型表现出与 TechInsights 所量化的含 PFAS 化学品体积相似的趋势。然而，TechInsights 仅提供了较粗粒度的 PFAS 数据，且仅限于 28nm 以后的技术节点。我们的 PFAS 模型是一个参数化的预测模型，基于晶圆厂的工艺流程、工艺复杂性和金属堆叠，能够在芯片制造设计阶段提供足够的灵活性和多样性，以量化和减少 PFAS 的使用。
碳足迹。为了量化集成电路的碳足迹，我们将 ACT —— 一种架构级碳建模工具 —— 集成进我们的框架中，以支持整体可持续计算设计。
功耗-性能-面积（PPA）分析。我们在 Cadence Genus™ 和 Innovus™ 工具上，使用学术版 ASAP7 PDK ，对一个脉动阵列和 ARM Cortex-M0 进行综合与布局布线。
图7. 我们的PFAS分析模型与TechInsights提供的PFAS含量趋势的对比评估。
我们的模型趋势与TechInsights报告的PFAS体积测量值高度吻合。我们利用工艺复杂性、制造流程以及金属互连结构，提供了足够的灵活性和适应性，以量化集成电路中的PFAS。
面向 PFAS 感知的计算设计案例研究
在本节中，我们首先展示了在先进工艺节点采用 EUV 光刻时，PFAS 与内含碳之间的冲突。其次，我们量化了制造一个脉动阵列在使用不同数量 BEOL（金属布线）层时的 PPA、内含碳和 PFAS 之间的权衡。第三，我们说明了在系统级芯片（SoC）中通过减少 BEOL 层以优化 PFAS 使用与芯片面积之间的整体权衡。
A. PFAS-功耗-性能-碳足迹的设计权衡
为了真正设计出更具可持续性的计算系统，设计者需要在考虑性能和功耗等传统指标的同时，也纳入碳足迹和 PFAS 等环境影响因素。如图 8 所示，我们展示了在 16nm 到 3nm 工艺节点（x 轴）下，基于 TSMC 缩放数据, 的每平方厘米芯片的性能、功耗、PFAS 和内含碳的趋势。尽管随着技术缩放性能和功耗有所改善，但制造过程中的环境影响，如内含碳和 PFAS，并不会随着更先进的技术节点而必然改善。
图8. 不同工艺节点下，1平方厘米芯片的归一化性能、功耗、PFAS含量化学品及隐含碳排放。我们展示了在不同碳强度（从100%可再生能源到以煤为主的能源结构）条件下，半导体制造厂所导致的碳排放范围。在7nm技术节点中，使用EUV光刻制造的芯片比使用DUV光刻的减少了18%的PFAS含量层，同时在功耗与性能方面更优。
内含碳的一般趋势是在更先进的工艺节点中增加，这是由于随着图案化复杂性的提高，能源消耗也在增加。对于含 PFAS 的层，7nm（EUV）和 5nm 工艺节点相比 7nm（DUV）甚至 10nm 工艺，在某些情况下可能具有更低的环境影响，这取决于 BEOL 金属堆叠（见图 7）、设计面积节省和良率。
例如，如文献所述，在制造一个 7nm 工艺节点设计时采用 EUV，相比使用 DUV 浸润式多重图案化方法，在相同金属层堆叠条件下，能实现更具环境可持续性的制造过程，可降低内含碳并减少 18% 的 PFAS 层（相当于 PFAS 化学品用量减少 20% ）。这是因为直接使用 EUV 可减少掩模和制造步骤的数量，包括光刻、沉积和蚀刻。一张 EUV 掩模最多可替代五张 DUV 掩模，具有更好的图案良率和更短的制造时间。尽管 EUV 平均每台设备消耗的功率比传统 DUV 高 10 倍，但它能取代多重制造步骤。
B. 减少 BEOL 金属层以优化 PFAS 使用
鉴于 PFAS 的使用量随金属层数量而变化，我们对例如图 9(a) 所示脉动阵列，在不同 BEOL 层数下进行布线，量化其内含碳、PFAS 和 PPA 之间的权衡。如图 9(b) 所示，优化设计以减少 BEOL 层数最多可以节省 3 倍的 PFAS 层。将脉动阵列从金属层 M7 减少到 M5，可减少 1.5 倍 PFAS 层，进一步优化至 M3 时，可在 BEOL 中再减少 2 倍 PFAS，而由于脉动阵列结构规则，PPA 几乎不受影响。
图9. (a) 使用ASAP7 PDK设计的6×6矩阵乘法阵列的布局与单个MAC单元的布局图；(b) 在金属层从M7减少至M3的情况下，该矩阵阵列在功耗、延迟、面积、隐含碳排放和PFAS层数方面的归一化对比。将后端金属堆栈（BEOL）从M7减少到M3，可在前端工艺（FEOL）、中间互连（MOL）和后端互连（BEOL）中实现整体PFAS减少1.7倍，同时在功耗、延迟和面积上的影响可忽略。
对于内含碳来说，在制造设施使用非可再生能源（如煤）而非可再生能源（如太阳能）时，减少 BEOL 层数更具影响力，因为电力是碳足迹的主要来源。因此，减少 BEOL 层数的主要环境效益在于减少制造过程中含 PFAS 层的数量。我们在图 10 中展示了将脉动阵列 MAC 单元在不受限制（M7）与限制至 M3 时的布图差异。
图10. 使用ASAP7 PDK的矩阵乘法阵列MAC单元布线图：左图为布线至M7的不受限制布局，右图为受限于使用较少BEOL金属层至M3的布局。
C. SoC PFAS 优化中的金属层与面积权衡
为了说明在 SoC 规模上优化 BEOL 层数以减少 PFAS 的影响，我们使用 ASAP7 PDK 金属堆叠（图 11），建模了一个 DNN 训练加速器，该加速器包含 ARM Cortex-M0、6×6 脉动阵列以及片上 SRAM。我们对脉动阵列与 Cortex-M0 进行不受限制的布局布线，最高使用 M7，然后将 BEOL 优化至 M4。
图11. 基于文献，简化版DNN训练加速器SoC的整体架构图概览。
对 Cortex-M0 而言，为实现至 M4 的布线，其面积开销增加了 1.47 倍。但将其从 M7 降至 M4，仅导致整个 SoC 面积增加 2.4%。SRAM 单元通常布线至 M4，因此不存在面积损失。如图 12 所示，当 SoC 布线至 M9（M8-M9 用于供电网络）时，我们展示了优化至 M5 可带来 1.58 倍的 PFAS 减少效益。
图12. 在加速器SoC中，BEOL金属层与芯片面积之间的权衡。我们将SoC的BEOL金属层从M9优化为M7，实现了1.58倍的PFAS减量收益，尽管这带来了2.4%的芯片面积增加。
此外，我们还根据半导体制造厂的碳强度和 BEOL 层结构，量化了每个 SoC 的内含碳足迹。在两种碳强度条件下，减少 BEOL 层数（考虑面积开销）对芯片的内含碳几乎没有影响。这主要是因为碳足迹的计算涉及到电力消耗（即不同制造工具和工艺）、材料采购和气体排放等复杂因素。相比之下，减少含 PFAS 层数的效益则大 10 倍以上。
机遇与行动号召
优化计算系统对环境的影响不仅仅局限于碳足迹，还包括制造过程中使用的材料和化学品，如全氟和多氟烷基物质（PFAS）。随着有关PFAS的监管指南不断演进，半导体供应链（包括集成电路制造）必须尽可能减少甚至淘汰PFAS的使用。作为设计人员，我们有机会在设计阶段识别权衡，并在设计中进行优化，以减少制造过程中对PFAS的消耗。
本节将概述在设计更具环境可持续性的计算系统过程中，减少PFAS使用的机遇和未来设计策略。
首先，正如在§III-C中所讨论的那样，迫切需要更准确和标准化的PFAS定量方法。此外，设计师和架构师还可以通过延长硬件使用寿命、重新利用硬件来减少电子垃圾。延长硬件生命周期能够减少最终被送往垃圾填埋场或焚烧设施的电子垃圾，从而降低PFAS对大气、水体和土壤的污染风险。
此外，在异构Chiplet系统的环境可持续性方面，也存在值得探索和发展的机会。当前最先进的超大规模集成（VLSI）系统使用了多芯片集成技术，包括Chiplet（小芯片）架构，即将单独封装的裸片组装在称为中介层（interposer）的基板上。Chiplet的优势之一是使用体积更小、模块化的芯片，有助于提升良率，并减少芯片中金属互连层（BEOL）的使用数量。
例如，相比将系统级芯片（SoC）统一布线至最高金属层（如M7），可以针对不同功能模块分别制造至其所需的最高金属层（如SRAM只需至M4），从而有潜力减少PFAS的使用。
但同时，Chiplet也需要额外的封装工艺，而这些工艺可能引入更多PFAS，并且在功耗、性能与碳排放方面相比于单芯片SoC仍存在不确定的权衡。这是一个尚未充分研究的开放性领域，我们希望本框架能为计算领域提供探索的基础。
结论
计算系统对环境的影响（包括碳排放和“永久化学品”PFAS）正日益成为全球性关注的问题。半导体与电子制造高度依赖含PFAS材料，这些物质具有潜在的生物累积性及对人体健康的风险。随着技术依赖日益加深，这些隐蔽的化学品带来了迫切的可持续性挑战。
我们提出了一个框架，帮助设计人员和研究者在设计阶段对PFAS进行量化，并在碳足迹、PFAS使用、功耗、性能和面积等维度上优化计算系统的环境可持续性。我们希望这项工作能为今后的研究与优化奠定基础，推动计算领域逐步减少PFAS的使用。
如下，致谢本文作者：
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